Generadores y comprobadores de paridad

Los dispositivos de la familia de generador de paridad y lógica de verificación son dispositivos a nivel de componente que se utilizan para evaluar el número de bits en una palabra digital que están configurados en 1 y generar (o evaluar) un bit de paridad adicional que indica si el número de bits en el La palabra establecida en 1 es par o impar. Esta función se utiliza comúnmente como un medio sencillo para detectar errores de datos que pueden haberse introducido durante la transmisión.